Stage Ingénieur : Application de l'Intelligence Artificielle à l'intégration de blocs RTL (ASIC/FPGA) (H/F)

Location: Sophia-Antipolis (Valbonne)

Contexte

Le département « Digital HW/SoC (System on Chip) » de l’unité de produit « Secure Connected Edge » basé à Valbonne recrute un stagiaire de fin d'études pour une durée de 6 mois afin de contribuer au développement de nouvelles méthodologies d'intégration de blocs matériels numériques basées sur l'Intelligence Artificielle.

Ce stage se déroule au sein de l’équipe de conception et d’intégration numérique qui offre solutions et composants pour les marchés de la Téléphonie Mobile, du paiement sécurisé, de l’identification numérique, des objets connectés et des infrastructures NFC. L'équipe intervient sur l'ensemble du cycle de développement hardware, depuis les phases de spécification et d'architecture jusqu'à la vérification et à la validation des composants.

Dans les projets de conception de circuits numériques (ASIC et FPGA), l'intégration de blocs RTL provenant de différentes IP internes ou externes constitue une étape essentielle mais souvent complexe.

Cette phase peut être source d'erreurs liées à une mauvaise compréhension des paramètres configurables, des incompatibilités d'interfaces, des erreurs de polarité de signaux ou encore des problèmes classiques de connexion des horloges, resets ou bus de communication.

L'émergence récente des technologies d'Intelligence Artificielle ouvre de nouvelles perspectives pour automatiser l'analyse du code RTL et de sa documentation associée.

Dans ce contexte, nous souhaitons explorer l'utilisation d'une IA interne à NXP afin d'assister les ingénieurs dans l'intégration et la vérification des IP numériques.

Nous recrutons un stagiaire de fin d'étude sur une durée de 6 mois afin de concevoir et développer une solution basée sur l'IA permettant d'automatiser et de fiabiliser l'intégration de blocs RTL au sein de nos projets ASIC et FPGA.

Vos missions

Le(a) stagiaire prendra en charge une ou plusieurs des missions suivantes :

1. Prise en main et état de l'art

Étudier les problématiques d'intégration RTL dans les environnements ASIC et FPGA.

Prendre en main de l’outil d'Intelligence Artificielle interne NXP.

Analyser les flux actuels d'intégration et de vérification utilisés au sein de l'équipe.

Identifier les principaux points de friction et les erreurs récurrentes rencontrées lors de l'intégration d'IP.

2. Analyse automatique des IP RTL

Mettre en œuvre des mécanismes d'analyse reposant sur l'IA afin de réaliser :

Détection automatique des paramètres

Extraction des paramètres et génériques des blocs RTL.

Identification des valeurs par défaut et des contraintes associées.

Détection des interfaces standard

Reconnaissance automatique des protocoles et bus standards (AXI, APB, AHB, etc.).

Identification des signaux de contrôle, de données et de synchronisation.

Détection des problèmes de polarité

Analyse des signaux de reset, enable et interruption.

Identification d'éventuelles incohérences actif haut / actif bas.

Détection des erreurs d'intégration classiques

Vérification des connexions clock et reset.

Détection des erreurs de mapping de ports.

Identification des signaux non utilisés ou flottants.

Détection des incohérences de largeur de bus ou de compatibilité d'interfaces.

3. Développement d'un outil d'assistance à l'intégration

Développer un prototype d'outil d'aide à l'intégration RTL (script, interface graphique ou plugin).

Intégrer les analyses IA dans un flux de conception et de vérification existant.

Générer automatiquement des rapports d'analyse exploitables par les équipes de conception.

4. Validation et évaluation

Valider la solution sur un ensemble représentatif d'IP réelles.

Comparer les résultats obtenus avec les méthodes d'intégration manuelles.

Mesurer les gains apportés en termes de temps, de qualité et de détection d'erreurs.

Formaliser les conclusions et recommandations pour une éventuelle industrialisation de la solution.

Votre profil

Niveau d'études :

Bac +5, dernière année d'école d'ingénieur ou Master 2 dans l'une des spécialités suivantes :

Microélectronique

Électronique numérique

Conception de circuits intégrés

Systèmes embarqués

Génie informatique

Connaissances requises en :

Conception numérique RTL.

Verilog, SystemVerilog ou VHDL.

Développement logiciel et scripting, idéalement Python/Perl.

Environnement Linux.

Les connaissances suivantes seraient un plus :

Protocoles de communication matériels (AXI, APB, AHB, etc.).

Outils de simulation ou de synthèse ASIC/FPGA.

Intelligence Artificielle appliquée à l'ingénierie.

Qualités personnelles :

Curiosité technique.

Rigueur et autonomie.

Esprit d'analyse et de synthèse.

Capacité à travailler en équipe dans un environnement international.

Un bon niveau d'anglais est requis, le stage se déroulant dans un contexte international multisite.

Context

The Digital HW/SoC (System on Chip) department of the Secure Connected Edge business unit, based in Valbonne, is seeking a final-year engineering intern for a 6-month internship to contribute to the development of innovative Artificial Intelligence-based methodologies for digital hardware block integration.

The internship will take place within the Digital Design and Integration team, which develops solutions and components for Mobile Communications, Secure Payments, Digital Identity, Internet of Things (IoT), and NFC infrastructure markets. The team is involved throughout the entire hardware development cycle, from specification and architecture definition to design verification and final silicon validation.

In digital circuit design projects (ASIC and FPGA), integrating RTL IP blocks from various internal and external sources is a critical but often challenging task. This phase frequently introduces errors related to misinterpretation of configurable parameters, interface incompatibilities, signal polarity mismatches, undocumented assumptions, and common integration issues involving clocks, resets, and communication buses.

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